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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
External DMA Request Timing
Table 39 , Table 40 , and Figure 19 describe the External DMA
Request operations.
Table 39. External DMA Request Timing for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors 1
V DDEXT /V DDMEM
1.8 V Nominal
V DDEXT /V DDMEM
2.5 V or 3.3 V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t DS
t DH
t DMARACT
t DMARINACT
DMARx Asserted to CLKOUT High Setup
CLKOUT High to DMARx Deasserted Hold Time
DMARx Active Pulse Width
DMARx Inactive Pulse Width
9.0
0.0
1.0 × t SCLK
1.75 × t SCLK
6.0
0.0
1.0 × t SCLK
1.75 × t SCLK
ns
ns
ns
ns
1
Because the external DMA control pins are part of the V DDEXT power domain and the CLKOUT signal is part of the V DDMEM power domain, systems in which V DDEXT and
V DDMEM are NOT equal may require level shifting logic for correct operation.
Table 40. External DMA Request Timing for ADSP-BF523/ADSP-BF525/ADSP-BF527 Processors 1
V DDEXT /V DDMEM
1.8 V Nominal
V DDEXT /V DDMEM
2.5 V or 3.3 V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t DS
t DH
t DMARACT
t DMARINACT
DMARx Asserted to CLKOUT High Setup
CLKOUT High to DMARx Deasserted Hold Time
DMARx Active Pulse Width
DMARx Inactive Pulse Width
8.0
0.0
1.0 × t SCLK
1.75 × t SCLK
6.0
0.0
1.0 × t SCLK
1.75 × t SCLK
ns
ns
ns
ns
1
Because the external DMA control pins are part of the V DDEXT power domain and the CLKOUT signal is part of the V DDMEM power domain, systems in which V DDEXT and
V DDMEM are NOT equal may require level shifting logic for correct operation.
CLKOUT
DMAR0/1
(ACTIVE LOW)
t DS
t DMARACT
t DH
t DMARINACT
DMAR0/1
(ACTIVE HIGH)
Figure 19. External DMA Request Timing
Rev. D |
Page 49 of 88 | July 2013
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